José Augusto Padovese Peixoto

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  • Última atualização do currículo em 16/05/2017


Graduado em Engenharia Elétrica com ênfase em Sistemas Eletrônicos pela Universidade de São Paulo. (Texto informado pelo autor)


Identificação


Nome
José Augusto Padovese Peixoto
Nome em citações bibliográficas
PEIXOTO, J. A. P.;PADOVESE, J. A.


Formação acadêmica/titulação


2012 - 2016
Graduação em Engenharia Elétrica - Ênfase em Sistemas Eletrônicos.
Universidade de São Paulo, USP, Brasil.
Título: Ambiente de desenvolvimento para uma unidade de controle para transmissão veicular.
Orientador: Armando Antonio Maria Laganá.
2009 - 2011
Ensino Médio (2º grau).
Escola Decisivo, MS, Brasil.




Áreas de atuação


1.
Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Materiais Elétricos/Especialidade: Materiais e Componentes Semicondutores.


Idiomas


Inglês
Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.
Alemão
Compreende Razoavelmente, Fala Razoavelmente, Lê Razoavelmente, Escreve Razoavelmente.
Espanhol
Compreende Razoavelmente, Fala Pouco, Lê Razoavelmente, Escreve Pouco.


Prêmios e títulos


2015
Menção Honrosa pelo trabalho Estudo de transistores 3D, Universidade de São Paulo.


Produções



Produção bibliográfica
Trabalhos completos publicados em anais de congressos
1.
YOJO, L. S. ; PADOVESE, J. A. ; RANGEL, R. C. ; MARTINO, J. A. . Back enhanced (BE) SOI pMOSFET behavior at high temperatures. In: 2016 31st Symposium on Microelectronics Technology and Devices (SBMicro), 2016, Belo Horizonte, MG. 31st Symposium on Microelectronics Technology and Devices (SBMicro), 2016.

2.
PADOVESE, J. A.; RANGEL, R. C. ; MARTINO, J. A. . Dynamic Threshold Voltage Configuration to Reduce the Parasitic Edge Transistor on SOI Technology. In: 15th Microelectronics Students Forum (SForum), 2015, Salvador, BA. 15th Microelectronics Students Forum. Salvador, BA, 2015.

Resumos publicados em anais de congressos
1.
PADOVESE, J. A.; YOJO, L. S. ; RANGEL, R. C. ; MARTINO, J. A. . Back Enhanced SOI pMOSFET with Dynamic Threshold Voltage Configuration. In: XI Workshop on Semiconductors and Micro & Nano Technology, 2016, Campinas, SP. Proceedings of SEMINATEC 2016, 2016. v. 1.

Apresentações de Trabalho
1.
PADOVESE, J. A.; YOJO, L. S. ; RANGEL, R. C. ; MARTINO, J. A. . Back Enhanced SOI pMOSFET with Dynamic Threshold Voltage Configuration. 2016. (Apresentação de Trabalho/Congresso).

2.
PADOVESE, J. A.; RANGEL, R. C. ; MARTINO, J. A. . Dynamic Threshold Voltage Configuration to Reduce the Parasitic Edge Transistor on SOI Technology. 2015. (Apresentação de Trabalho/Congresso).

3.
PADOVESE, J. A.; RANGEL, R. C. ; MARTINO, J. A. . Estudo de transistores 3D. 2015. (Apresentação de Trabalho/Simpósio).

4.
PADOVESE, J. A.; RANGEL, R. C. ; MARTINO, J. A. . Estudo de transistores 3D. 2015. (Apresentação de Trabalho/Simpósio).



Eventos



Participação em eventos, congressos, exposições e feiras
1.
XI Workshop on Semiconductors and Micro & Nano Technology.Back Enhanced SOI pMOSFET with Dynamic Threshold Voltage Configuration. 2016. (Oficina).

2.
15th Microelectronics Students Forum (SForum). Dynamic Threshold Voltage Configuration to Reduce the Parasitic Edge Transistor on SOI Technology. 2015. (Congresso).

3.
23º Simpósio Internacional de Iniciação Científica e Tecnológica da USP - 1ª Etapa.Estudo de transistores 3D. 2015. (Simpósio).

4.
23º Simpósio Internacional de Iniciação Científica e Tecnológica da USP - Mostra de Destaques IC/IT.Estudo de transistores 3D. 2015. (Simpósio).




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