Alexandre Solon Nery

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  • Última atualização do currículo em 11/02/2019


Possui graduação em Ciência da Computação pela Universidade Católica de Brasília (2006), Mestrado (2010) e Doutorado (2014) em Engenharia de Sistemas e Computação (Conceito CAPES 7) pela Universidade Federal do Rio de Janeiro, na área de concentração de Arquitetura de Computadores e Sistemas Operacionais, com sanduíche pela Universidade Técnica de Eindhoven (TU/e). Tem experiência na área de Ciência da Computação, com ênfase em Arquitetura de Computadores e Microeletrônica. Interesse em Computação Reconfigurável (FPGA's) e Computação Distribuída (Cloud/Fog/Edge/In-Situ). É atualmente Professor Adjunto do Departamento de Engenharia Elétrica da Faculdade de Tecnologia da Universidade de Brasília (UnB). (Texto informado pelo autor)


Identificação


Nome
Alexandre Solon Nery
Nome em citações bibliográficas
NERY, A. S.;Nery, A.S.;Nery, Alexandre S.

Endereço


Endereço Profissional
Universidade de Brasília, Faculdade de Tecnologia.
Campus Universitário Darcy Ribeiro (UNB)
Asa Norte
70910900 - Brasília, DF - Brasil
Telefone: (61) 31075586
URL da Homepage: http://www.ene.unb.br/


Formação acadêmica/titulação


2010 - 2014
Doutorado em Engenharia de Sistemas e Computação.
Universidade Federal do Rio de Janeiro, UFRJ, Brasil.
com período sanduíche em Eindhoven University of Technology (Orientador: Henk Corporaal).
Título: Automatic Complex Instruction Identification with Hardware Sharing for Efficient Application Mapping onto ASIPs, Ano de obtenção: 2014.
Orientador: Felipe Maia Galvão França.
Coorientador: Nadia Nedjah.
Bolsista do(a): Conselho Nacional de Desenvolvimento Científico e Tecnológico, CNPq, Brasil.
2007 - 2010
Mestrado em Engenharia de Sistemas e Computação.
Universidade Federal do Rio de Janeiro, UFRJ, Brasil.
Título: GridRT: Uma Arquitetura Paralela para Ray Tracing usando Volumes Uniformes,Ano de Obtenção: 2010.
Orientador: Felipe Maia Galvão França.
Coorientador: Nadia Nedjah.
Palavras-chave: Computação Reconfigurável; FPGA; Arquitetura Paralela.
Grande área: Ciências Exatas e da Terra
Grande Área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Sistemas de Computação / Especialidade: Hardware.
Setores de atividade: Educação.
2002 - 2006
Graduação em Bacharelado em Ciência da Computação.
Universidade Católica de Brasília, UCB/DF, Brasil.
Título: Qualidade de Software Aplicada à Navegabilidade na Web.
Orientador: Fernanda Lima.




Atuação Profissional



Intel Benelux B.V., INTEL IAG/MCG, Holanda.
Vínculo institucional

2011 - 2011
Vínculo: Pesquisador visitante, Enquadramento Funcional: Pesquisador visitante, Carga horária: 20


Fundação Universitária José Bonifácio, FUJB, Brasil.
Vínculo institucional

2008 - 2009
Vínculo: Bolsista, Enquadramento Funcional: Suporte técnico projeto GRID-EELA, Carga horária: 20


Universidade do Estado do Rio de Janeiro, UERJ, Brasil.
Vínculo institucional

2015 - 2018
Vínculo: , Enquadramento Funcional: Professor Adjunto 4, Carga horária: 40, Regime: Dedicação exclusiva.

Vínculo institucional

2014 - 2015
Vínculo: Contratado, Enquadramento Funcional: Professor Substituto, Carga horária: 6

Vínculo institucional

2014 - 2014
Vínculo: Contratado, Enquadramento Funcional: Professor Substituto, Carga horária: 6

Vínculo institucional

2013 - 2014
Vínculo: Contratado, Enquadramento Funcional: Professor Substituto, Carga horária: 11

Vínculo institucional

2013 - 2013
Vínculo: Contratado, Enquadramento Funcional: Professor Substituto, Carga horária: 6


Empresa Brasileira de Pesquisa Agropecuária, EMBRAPA, Brasil.
Vínculo institucional

2004 - 2005
Vínculo: Bolsista CNPq, Enquadramento Funcional: Estágio supervisionado, Carga horária: 20
Outras informações
Bolsa de Fomento Tecnológico do Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) modalidade ITI (Iniciação Tecnológica Industrial 1-A) ? 01/08/2004 a 02/02/2005 ? Projeto Genoma Estrutural e Funcional do Boi ? 680.0071/02-4. Processo nº 181982/2004-8.

Atividades

08/2004 - 02/2005
Estágios , Departamento de Informação e Informática, .

Estágio realizado
Estágio supervisionado como programador Java no Projeto Genoma Bovino.

Universidade de Brasília, UnB, Brasil.
Vínculo institucional

2018 - Atual
Vínculo: Servidor Público, Enquadramento Funcional: Professor Adjunto I, Carga horária: 40, Regime: Dedicação exclusiva.



Projetos de pesquisa


2016 - Atual
Computação de alto desempenho guiada por fluxo de dados usando hardware reconfigurável
Descrição: O modelo Dataflow, onde instruções podem começar a executar assim que seus operandos de entrada estiverem prontos, é uma maneira natural para se obter paralelismo, que recentemente tornou a receber atenção como uma ferramenta para programação paralela na era dos multicores e manycores. Entretanto, a adoção de sistemas heterogêneos, que empregam dispositivos aceleradores como GPGPUs (General Purpose Graphics Processing Units), Intel Xeon Phi e, mais recentemente, FPGAs (Field Programmable Gate Arrays), exigem uma adapatação de ambientes de execução dataflow, incluindo mecanismos de escalonamento de tarefas. Este projeto tem o objetivo de criar e avaliar aceleradores de hardware em FPGA baseados em computação guiada por fluxo de dados. A experiência do proponente em computação de alto desempenho, programação de aceleradores em GPGPUs e desenvolvimento de sistemas paralelos em FPGAs justifica a formalização deste projeto e trás a oportunidade de prosseguir em pesquisas mais avançadas acerca do tema em questão..
Situação: Em andamento; Natureza: Pesquisa.

Integrantes: Alexandre Solon Nery - Coordenador.
2016 - Atual
Computação de alto desempenho eficiente usando arquiteturas reconfiguráveis e sistemas embarcados
Descrição: Processadores de propósito específico e aceleradores em hardware tornaram-se substitutos atraentes dos processadores de propósito geral para se extrair desempenho a um custo reduzido de consumo de recursos e energia, visto que eles podem ser projetados para melhor satisfazer os requisitos de diversas aplicações de computação de alto desempenho. Um conjunto de operações que são frequentemente executadas por uma aplicação ou classe de aplicações são fortes candidatos a serem implementados como um acelerador em hardware ou como um conjunto de instruções complexas no caminho de dados de um processador de propósito específico, resultando em uma aceleração substancial do tempo de execução da aplicação em questão. As FPGAs (Field-Programmable Gate Arrays) são uma classe de circuitos integrados projetados para serem (re-)configurados por um projetista de hardware ou por um arquiteto de computadores. Elas possibilitam, por exemplo, a especificação de novos processadores ou aceleradores em hardware, dedicados ao processamento eficiente de uma dada aplicação. As FPGAs modernas possuem lógica programável suficiente para permitir a especificação e implementação de algoritmos complexos em seu hardware. Para tanto, a comunidade científica vem pesquisando formas de facilitar essa exploração de paralelismo em FPGA com arquiteturas guiadas pelo fluxo de dados (?dataflow?), bibliotecas de programação, técnicas de síntese automática de circuitos e mecanismos de extração automática de paralelismo para casos mais específicos, além de buscar novas soluções paralelas para auxiliar pesquisadores das diversas áreas de conhecimento..
Situação: Em andamento; Natureza: Pesquisa.

Integrantes: Alexandre Solon Nery - Coordenador.


Áreas de atuação


1.
Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Sistemas de Computação/Especialidade: Arquitetura de Sistemas de Computação.
2.
Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Metodologia e Técnicas da Computação/Especialidade: Processamento Gráfico (Graphics).
3.
Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação.
4.
Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Metodologia e Técnicas da Computação/Especialidade: Linguagens de Programação.


Idiomas


Inglês
Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.


Prêmios e títulos


2011
Best Academic Paper Award, 14th Euromicro Conference on Digital System Design.
2007
Maior índice VIDA (Valor Indicativo de Desempenho Acadêmico) entre os formandos de 2007, Universidade Católica de Brasília.


Produções



Produção bibliográfica
Artigos completos publicados em periódicos

1.
ROUBERTE, LEANDRO2018ROUBERTE, LEANDRO ; SENA, ALEXANDRE C. ; Nery, Alexandre S. ; MARZULO, LEANDRO A. J. ; ALVES, TIAGO A. O. ; França, Felipe M. G. . DF-DTM: Dynamic Task Memoization and reuse in dataflow. CONCURRENCY AND COMPUTATION-PRACTICE & EXPERIENCE, v. 1, p. e4937, 2018.

2.
MARZULO, L. A. J.2018MARZULO, L. A. J. ; SENA, A. C. ; NERY, A. S. ; BENTES, C. B. ; COELHO, I. M. ; CASTRO, M. C. S. ; OLIVEIRA, S. T. ; ALVES, T. A. O. ; FRANCA, F. M. G. . DTM@GPU: Characterizing and evaluating trace redundancy in GPU. CONCURRENCY AND COMPUTATION-PRACTICE & EXPERIENCE, v. 1, p. e4450, 2018.

3.
Nery, Alexandre S.2015Nery, Alexandre S.; NEDJAH, Nadia ; França, Felipe M. G. ; JÓ'WIAK, LECH ; Corporaal, Henk . Automatic complex instruction identification for efficient application mapping onto application-specific instruction set processors. Analog Integrated Circuits and Signal Processing, v. 1, p. 1-20, 2015.

4.
NERY, A. S.2012 NERY, A. S.; NEDJAH, Nadia ; Felipe M. G. França . An efficient parallel architecture for ray-tracing. Analog Integrated Circuits and Signal Processing, v. 69, p. 1-14, 2012.

5.
Nery, Alexandre S.2012 Nery, Alexandre S.; NEDJAH, Nadia ; França, Felipe M.G. ; Jó wiak, Lech . Parallel processing of intersections for ray-tracing in application-specific processors and GPGPUs. Microprocessors and Microsystems, v. 1, p. 1-11, 2012.

6.
Nery, Alexandre S.2012Nery, Alexandre S.; Jó wiak, Lech ; Lindwer, Menno ; Cocco, Mauro ; NEDJAH, Nadia ; França, Felipe M.G. . Hardware reuse in modern application-specific processors and accelerators. Microprocessors and Microsystems, p. 1-9, 2012.

7.
Nery, Alexandre S.2011 Nery, Alexandre S.; NEDJAH, Nadia ; França, Felipe M.G. . Efficient hardware implementation of Ray Tracing based on an embedded software for intersection computation. Journal of Systems Architecture, v. i, p. 1-10, 2011.

8.
NERY, A. S.2010NERY, A. S.; NEDJAH, Nadia ; Felipe M. G. França . Two Alternative Parallel Implementations for Ray Tracing: OpenMP and MPI. Mecánica Computacional, v. XXIX, p. 6295-6302, 2010.

9.
NERY, A. S.;Nery, A.S.;Nery, Alexandre S.2009 NERY, A. S.; Nedjah, N. ; Franca, F.M.G. . A massively parallel hardware architecture for ray-tracing. International Journal of High Performance Systems Architecture (Print), v. 2, p. 26, 2009.

Capítulos de livros publicados
1.
Nery, Alexandre S.; NEDJAH, Nadia ; França, Felipe M. G. ; Jozwiak, Lech ; Corporaal, Henk . A Reconfigurable Ray-Tracing Multi-Processor SoC with Hardware Replication-Aware Instruction Set Extension. In: Kolodziej, J.; Di Martino, B.; Talia, D.; Xiong, K.. (Org.). Lecture Notes in Computer Science. 1ed.: Springer International Publishing, 2013, v. 8285, p. 346-356.

2.
Nery, Alexandre S.; NEDJAH, Nadia ; França, Felipe M. G. ; Jozwiak, Lech . Interactive Volume Rendering Based on Ray-Casting for Multi-core Architectures. Lecture Notes in Computer Science. 1ed.: Springer Berlin Heidelberg, 2013, v. , p. 177-186.

Trabalhos completos publicados em anais de congressos
1.
FERREIRA, VICTOR C. ; Nery, Alexandre S. ; FRANCA, FELIPE M.G. . A Smart Disk for In-Situ Face Recognition. In: 2018 IEEE International Parallel and Distributed Processing Symposium Workshops (IPDPSW), 2018, Vancouver. 2018 IEEE International Parallel and Distributed Processing Symposium Workshops (IPDPSW), 2018. p. 1241-1249.

2.
Nery, Alexandre S.; SENA, ALEXANDRE C. . Efficient A* Co-processor for Reconfigurable Gaming Devices. In: 2018 17th Brazilian Symposium on Computer Games and Digital Entertainment (SBGames), 2018, Foz do Iguaçu. 2018 17th Brazilian Symposium on Computer Games and Digital Entertainment (SBGames), 2018. p. 97.

3.
Nery, Alexandre S.; SENA, ALEXANDRE C. ; GUEDES, LEANDRO S. . Efficient Pathfinding Co-Processors for FPGAs. In: 2017 International Symposium on Computer Architecture and High Performance Computing Workshops (SBACPADW), 2017, Campinas. 2017 International Symposium on Computer Architecture and High Performance Computing Workshops (SBAC-PADW), 2017. p. 97-102.

4.
ROCHA, MARCOS P. ; FRANCA, FELIPE M.G. ; Nery, Alexandre S. ; GUEDES, LEANDRO S. . Dataflow Programming for Stream Processing. In: 2017 International Symposium on Computer Architecture and High Performance Computing Workshops (SBACPADW), 2017, Campinas. 2017 International Symposium on Computer Architecture and High Performance Computing Workshops (SBAC-PADW), 2017. p. 103-108.

5.
SAMPAIO, A. A. ; Nery, A.S. . Implementação e avaliação de co-processadores para Ray-Tracing em FPGA usando HLS. In: International Symposium on Computer Architecture and High Performance Computing Workshops, 2017, Campinas. Anais do WSCAD-WIC 2017, 2017. p. 63-68.

6.
OLIVEIRA, S. T. ; SANTIAGO, L. ; GOLDSTEIN, B. F. ; FRANCA, F. M. G. ; CASTRO, M. C. S. ; NERY, A. S. ; SENA, A. C. ; COELHO, I. M. ; ALVES, T. A. O. ; MARZULO, L. A. J. ; BENTES, C. B. . DTM@GPU: Explorando redundância de traços em GPU. In: WSCAD 2016 - XVII Simpósio em Sistemas Computacionais de Alto Desempenho, 2016, Aracajú. Anais do WSCAD 2016, 2016.

7.
ROUBERTE, L. ; SENA, A. C. ; NERY, A. S. ; MARZULO, L. A. J. ; ALVES, T. A. O. ; FRANCA, F. M. G. . DF-DTM: explorando redundância de tarefas em Dataflow. In: WSCAD 2016 - XVII Simpósio em Sistemas Computacionais de Alto Desempenho, 2016, Aracajú. Anais do WSCAD 2016, 2016.

8.
Nery, Alexandre S.; NEDJAH, Nadia ; FRANCA, FELIPE M. G. ; Jozwiak, Lech ; Corporaal, Henk . Automatic complex instruction identification for efficient application mapping onto ASIPs. In: 2014 IEEE 5th Latin American Symposium on Circuits and Systems (LASCAS), 2014, Santiago. 2014 IEEE 5th Latin American Symposium on Circuits and Systems, 2014. p. 1.

9.
Nery, Alexandre S.; NEDJAH, Nadia ; FRANCA, FELIPE M. G. ; Jozwiak, Lech ; Corporaal, Henk . A framework for automatic custom instruction identification on multi-issue ASIPs. In: 2014 12th IEEE International Conference on Industrial Informatics (INDIN), 2014, Porto Alegre RS. 2014 12th IEEE International Conference on Industrial Informatics (INDIN), 2014. p. 428-433.

10.
Nery, Alexandre S.; NEDJAH, Nadia ; FRANCA, FELIPE M.G. ; Jozwiak, Lech . A parallel architecture for ray-tracing with an embedded intersection algorithm. In: 2011 IEEE International Symposium on Circuits and Systems (ISCAS), 2011, Rio de Janeiro. 2011 IEEE International Symposium of Circuits and Systems (ISCAS), 2011. p. 1491-1494.

11.
Nery, Alexandre S.; Jozwiak, Lech ; Lindwer, Menno ; Cocco, Mauro ; NEDJAH, Nadia ; FRANCA, FELIPE M.G. . Hardware Reuse in Modern Application-Specific Processors and Accelerators. In: 2011 14th Euromicro Conference on Digital System Design (DSD), 2011, Oulu. 2011 14th Euromicro Conference on Digital System Design, 2011. v. 1. p. 140.

12.
Nery, Alexandre S.; NEDJAH, Nadia ; FRANCA, FELIPA M.G. ; Jozwiak, Lech . A Parallel Ray Tracing Architecture Suitable for Application-Specific Hardware and GPGPU Implementations. In: 2011 14th Euromicro Conference on Digital System Design (DSD), 2011, Oulu. 2011 14th Euromicro Conference on Digital System Design, 2011. v. 1. p. 511.

13.
NERY, A. S.; NEDJAH, Nadia ; Franca, F.M.G. ; JOZWIAK, L. . Massively Parallel Identification of Intersection Points for GPGPU Ray Tracing. In: International Conference on Algorithms and Architectures for Parallel Processing, 2011, Melbourne. ICA3PP 2011 Workshops. Verlag Berlin Heidelberg: Springer, 2011. v. 2. p. 14-23.

14.
NERY, A. S.; Nedjah, N. ; Felipe M. G. França . A Parallel Architecture for Ray-Tracing. In: IEEE Latin-American Symposium on Circuits and Systems - LASCAS'10, 2010, Foz do Iguaçú. Proc. of IEEE Latin-American Symposium on Circuits and Systems. Los Alamitos: IEEE Computer Society, 2010. p. 96-99.

15.
NERY, A. S.; NEDJAH, Nadia ; Felipe M. G. França . GridRT: A Massively Parallel Architecture for Ray-Tracing using Uniform Grids. In: 12th Euromicro Conference on Digital System Design/Architectures, Methods and Tools, 2009, Patras. Proc. of DSD 2009. Los Alamitos: IEEE Computer Society Press, 2009. p. 211-216.

16.
Leandro Marzulo ; Fábio H. Flesch ; NERY, A. S. ; Felipe M. G. França ; Edil S. T. Fernandes . FlowPGA: DataFlow de Aplicações em FPGA. In: Workshop em Sistemas Computacionais de Alto Desempenho, 2008, Campo Grande. IX Simpósio em Sistemas Computacionais. Campo Grande: Editora UFMS, 2008. p. 61-68.

17.
NERY, A. S.; BANDEIRA, Lawrence ; LIMA, Fernanda ; OLIVEIRA, Káthia . Qualidade de Software Aplicada à Navegabilidade na Web. In: XII Simpósio Brasileiro de Sistemas Multimídia e Web, 2006, Natal. Workshop de Trabalhos de Iniciação Científica, 2006. v. 2. p. 115-117.

Artigos aceitos para publicação
1.
Nery, A.S.; SENA, A. C. ; GUEDES, L. S. . An efficient pathfinding system in FPGA for edge/fog computing. International Journal of Grid and Utility Computing, 2019.

2.
ROCHA, M. P. ; Felipe M. G. França ; NERY, A. S. ; GUEDES, L. S. . An optimised dataflow engine for GPGPU stream processing. International Journal of Grid and Utility Computing, 2019.

Apresentações de Trabalho
1.
NERY, A. S.; NEDJAH, Nadia ; FRANCA, F. M. G. ; JOZWIAK, L. ; CORPORAAL, H. . A Framework for Automatic Custom Instruction Identification on Multi-isse ASIPs. 2014. (Apresentação de Trabalho/Conferência ou palestra).

2.
NERY, A. S.; NEDJAH, Nadia ; FRANCA, F. M. G. ; JOZWIAK, L. ; CORPORAAL, H. . Automatic Complex Instruction Identification for Efficient Application Mapping onto ASIPs. 2014. (Apresentação de Trabalho/Simpósio).

3.
NERY, A. S.; NEDJAH, Nadia ; FRANCA, F. M. G. ; JOZWIAK, L. ; CORPORAAL, H. . A Reconfigurable Ray-Tracing Multi-Processor SoC with Hardware Replication-Aware Instruction Set Extension. 2013. (Apresentação de Trabalho/Conferência ou palestra).

4.
NERY, A. S.; NEDJAH, Nadia ; França, Felipe M.G. ; JOZWIAK, L. . Interactive Volume Rendering based on Ray-Casting for multi-core architectures. 2012. (Apresentação de Trabalho/Outra).

5.
NERY, A. S.; NEDJAH, Nadia ; França, Felipe M.G. ; JOZWIAK, L. . Massively Parallel Identification of Intersection Points for GPGPU Ray Tracing. 2011. (Apresentação de Trabalho/Conferência ou palestra).

6.
NERY, A. S.; JOZWIAK, L. ; LINDWER, M. ; COCCO.M. ; NEDJAH, Nadia ; França, Felipe M.G. . Hardware Reuse in Modern Application-specific Processors and Accelerators. 2011. (Apresentação de Trabalho/Conferência ou palestra).

7.
NERY, A. S.; NEDJAH, Nadia ; França, Felipe M.G. ; JOZWIAK, L. . A Parallel Ray Tracing Architecture Suitable for Application-Specific Hardware and GPGPU Implementations. 2011. (Apresentação de Trabalho/Conferência ou palestra).

8.
NERY, A. S.; NEDJAH, Nadia ; França, Felipe M.G. ; JOZWIAK, L. . A Parallel Architecture for Ray-Tracing with an Embedded Intersection Algorithm. 2011. (Apresentação de Trabalho/Simpósio).

9.
NERY, A. S.; NEDJAH, Nadia ; França, Felipe M.G. . A Parallel Architecture for Ray-Tracing. 2010. (Apresentação de Trabalho/Simpósio).

10.
NERY, A. S.; NEDJAH, Nadia ; Felipe M. G. França . GridRT: A Massively Parallel Architecture for Ray-Tracing using Uniform Grids. 2009. (Apresentação de Trabalho/Conferência ou palestra).

11.
NERY, A. S.; BANDEIRA, Lawrence ; LIMA, Fernanda ; OLIVEIRA, Káthia . Qualidade de Software Aplicada à Navegabilidade na Web. 2006. (Apresentação de Trabalho/Simpósio).


Produção técnica
Trabalhos técnicos
1.
Nery, A.S.. Parecerista Ad-Hoc do MPP 2017, Special Issue on Fog and In-Situ Computing. 2017.

2.
Nery, A.S.. Parecerista Ad-Hoc do WSCAD 2017. 2017.

3.
Nery, A.S.. Parecerista Ad-Hoc do MICPRO. 2017.

4.
Nery, A.S.. Parecerista Ad-Hoc do WAMCA 2017. 2017.

5.
Nery, A.S.. Parecerista Ad-Hoc do WAMCA 2016. 2016.

6.
Nery, A.S.. Parecerista Ad-Hoc do MPP 2016. 2016.

7.
Nery, A.S.. Parecerista Ad-Hoc do WSCAD 2015. 2015.

8.
Nery, A.S.. Parecerista Ad-Hoc do WAMCA 2015. 2015.

9.
Nery, A.S.. Parecerista Ad-Hoc do MPP 2015. 2015.

10.
NERY, A. S.. Parecerista Ad-hoc do Periódico Transactions on Computational Biology and Bioinformatics. 2014.

11.
NERY, A. S.. Parecerista Ad-Hoc do Periódico International Journal of Electronics. 2013.

12.
NERY, A. S.. Parecerista Ad-Hoc do Periódico International Journal of Electronics. 2012.

13.
Nery, A.S.. Parecerista Ad-Hoc do WSCAD 2012. 2012.

14.
NERY, A. S.. Parecerista Ad-Hoc do Periódico International Journal of Electronics. 2011.


Demais tipos de produção técnica
1.
NERY, A. S.. Introdução a Java ME. 2009. (Curso de curta duração ministrado/Especialização).



Bancas



Participação em bancas de trabalhos de conclusão
Trabalhos de conclusão de curso de graduação
1.
MARZULO, L. A. J.; ALVES, T. A. O.; NERY, A. S.. Participação em banca de Victor da Cruz Ferreira.Computação de Alto Desempenho em GPUs com Execução Guiada por Fluxo de Dados. 2016. Trabalho de Conclusão de Curso (Graduação em Ciência da Computação) - Universidade do Estado do Rio de Janeiro.

2.
MARZULO, L. A. J.; CASTRO, M. C. S.; NERY, A. S.. Participação em banca de Julio Cesar Pereira Marques e Julio Afonso Martins da Silva.JULIUS IDE para Programação Paralela Orientada a Grafos. 2015. Trabalho de Conclusão de Curso (Graduação em Ciência da Computação) - Universidade do Estado do Rio de Janeiro.

3.
MARZULO, L. A. J.; ALVES, T. A. O.; SENA, A. C.; NERY, A. S.; FRANCA, F. M. G.. Participação em banca de Santiago de Araújo.Stack-Tagged Dataflow. 2014. Trabalho de Conclusão de Curso (Graduação em Ciência da Computação) - Universidade do Estado do Rio de Janeiro.

4.
NEDJAH, Nadia; MOURELLE, L. M.; NERY, A. S.. Participação em banca de André Souza Pinto.Modelagem e Simulação do chip nRF24L01+ em VHDL. 2014. Trabalho de Conclusão de Curso (Graduação em Engenharia Eletrônica e de Telecomunicações) - Universidade do Estado do Rio de Janeiro.

5.
Leandro Marzulo; NERY, A. S.; ALVES, T. A. O.. Participação em banca de Leandro Rouberte de Freitas e Gabriela Cruz Paranhos.Estudo da paralelização do algoritmo de alinhamento global de sequências biológicas Needleman-Wunsch em arquiteturas multicore e manycore. 2013. Trabalho de Conclusão de Curso (Graduação em Ciência da Computação) - Universidade do Estado do Rio de Janeiro.




Eventos



Participação em eventos, congressos, exposições e feiras
1.
10th International Meeting on High-Performance Computing for Computational Science.Interactive Volume Rendering based on Ray-Casting for multi-core architectures. 2012. (Encontro).

2.
Euromicro Conference on Digital System Design. Hardware Reuse in Modern Application-specific Processors and Accelerators. 2011. (Congresso).

3.
Euromicro Conference on Digital System Design. A Parallel Ray Tracing Architecture Suitable for Application-Specific Hardware and GPGPU Implementations. 2011. (Congresso).

4.
International Conference on Algorithms and Architectures for Parallel Processing. Massively Parallel Identification of Intersection Points for GPGPU Ray Tracing. 2011. (Congresso).

5.
International Symposium on Circuits and Systems.A Parallel Architecture for Ray-Tracing with an Embedded Intersection Algorithm. 2011. (Simpósio).

6.
IEEE Latin-American Symposium on Circuits and Systems.A Parallel Architecture for Ray-Tracing. 2010. (Simpósio).

7.
12th Euromicro Conference on Digital System Design/Architectures, Methods and Tools. GridRT: A Massively Parallel Architecture for Ray-Tracing using Uniform Grids. 2009. (Congresso).

8.
20th International Symposium on Computer Architecture and High Performance Computing. 2008. (Simpósio).

9.
Workshop em Sistemas Computacionais de Alto Desempenho. 2008. (Oficina).

10.
Seminário de Segurança da Informação. 2006. (Seminário).

11.
XII Simpósio Brasileiro de Sistemas Multimídia e Web.Qualidade de Software Aplicada à Navegabilidade na Web. 2006. (Simpósio).

12.
XII Simpósio Brasileiro de Sistemas Multimídia e Web. 2006. (Simpósio).

13.
VII Workshop de Tecnologia da Informação. 2005. (Outra).



Orientações



Orientações e supervisões em andamento
Dissertação de mestrado
1.
Adrianno de Abbadia Sampaio. Um Acelerador Eficiente em FPGA para Traçado de Raiso. Início: 2017. Dissertação (Mestrado profissional em Ciências Computacionais) - Universidade do Estado do Rio de Janeiro. (Orientador).


Orientações e supervisões concluídas
Dissertação de mestrado
1.
Marcos Paulo Carneiro Rocha. Programação Dataflow de Aplicações de Fluxo de Dados Contínuo para Sistemas Heterogêneos. 2017. Dissertação (Mestrado em Engenharia de Sistemas e Computação) - Universidade Federal do Rio de Janeiro, . Coorientador: Alexandre Solon Nery.

Iniciação científica
1.
Adrianno de Abbadia Sampaio. Computação de alto desempenho eficiente usando arquiteturas reconfiguráveis e sistemas embarcados. 2016. Iniciação Científica. (Graduando em Ciência da Computação) - Universidade do Estado do Rio de Janeiro, Fundação Carlos Chagas Filho de Amparo à Pesquisa do Estado do RJ. Orientador: Alexandre Solon Nery.

2.
Roberto Gomes de Lima. Computação de alto desempenho eficiente usando arquiteturas reconfiguráveis e sistemas embarcados. 2016. Iniciação Científica. (Graduando em Ciência da Computação) - Universidade do Estado do Rio de Janeiro. Orientador: Alexandre Solon Nery.

3.
Leandro de Rezende Alves. Computação de Alto Desempenho Eficiente usando Arquiteturas Reconfiguráveis e Sistemas Embarcados. 2016. Iniciação Científica. (Graduando em Ciência da Computação) - Universidade do Estado do Rio de Janeiro, SELIC. Orientador: Alexandre Solon Nery.

Orientações de outra natureza
1.
Vitor Pinheiro Pinto. Projeto de desenvolvimento e manutenção de aceleradores reconfiguráveis em FPGA para Computação de Alto Desempenho. 2016. Orientação de outra natureza. (Ciência da Computação) - Universidade do Estado do Rio de Janeiro, CETREINA. Orientador: Alexandre Solon Nery.



Inovação



Projetos de pesquisa


Educação e Popularização de C & T



Cursos de curta duração ministrados
1.
NERY, A. S.. Introdução a Java ME. 2009. (Curso de curta duração ministrado/Especialização).




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