Márcio Alves Sodré de Souza

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  • Última atualização do currículo em 11/06/2018


Possui graduação em Engenharia Elétrica pelo Centro Universitário da FEI (2007) e mestrado em Engenharia Elétrica pelo Centro Universitário da FEI (2010) e doutorado em microeletrônica pela Escola Politécnica da Universidade de São Paulo.. Tem experiência na área de Engenharia Elétrica, com ênfase em Materiais e Componentes Semicondutores. Atuando principalmente nos seguintes temas: SOI MOSFET, simulação numérica de processos e dispositivos, eletrônica criogênica, tensão mecânica, ruído de baixa frequência e Transistores de Múltiplas portas. Atualmente exerce a função de membro especialista (Expert) nas ISO/IEC JTC 1/SC 7 WG21 (Information Technology - Asset Management) e ISO/IEC JTC 1/SC 40 WG2 (Information Technology Service management); adicionalmente é membro da Comissão de Estudos Especiais (CEE251) da ABNT/ISO 55000 gestão de ativos - Sistema de gestão - , onde exerce a função de coordenador do grupo de trabalho (GT8) de TICI (Tecnologia da Informação, Integração e Comunicação). (Texto informado pelo autor)


Identificação


Nome
Márcio Alves Sodré de Souza
Nome em citações bibliográficas
de SOUZA, Márcio. A. S.;DE SOUZA, MÁRCIO ALVES SODRÉ

Endereço


Endereço Profissional
Instituto Federal de São Paulo, IFSP - Campus Bragança Paulista.
Avenida Francisco Samuel Lucchesi Filho - de 217/218 ao fim
Penha
12929600 - Bragança Paulista, SP - Brasil
Telefone: (11) 40358110
URL da Homepage: bra.ifsp.edu.br


Formação acadêmica/titulação


2010 - 2015
Doutorado em Engenharia Elétrica.
Universidade de São Paulo, USP, Brasil.
Título: Efeito da Tensão Mecânica no Ruído de Baixa Frequência nos Transistores SOI Planares e Tridimensionais, Ano de obtenção: 2015.
Orientador: Marcelo Antonio Pavanello.
Bolsista do(a): Conselho Nacional de Desenvolvimento Científico e Tecnológico, CNPq, Brasil.
Palavras-chave: Tecnologia SOI; tensão mecânica; Baixa Temperatura; Circuitos Analógicos; Múltiplas Portas; Ruído de Baixa frequência.
Grande área: Engenharias
2007 - 2010
Mestrado em Engenharia Elétrica.
Fundação Educacional Inaciana Padre Sabóia de Medeiros, FEI, Brasil.
Título: Operação criogênica de transistores SOI-MOS sob a ação de tensão mecânica uniaxial no canal,Ano de Obtenção: 2010.
Orientador: Marcelo Antonio Pavanello.
Bolsista do(a): Conselho Nacional de Desenvolvimento Científico e Tecnológico, CNPq, Brasil.
Palavras-chave: Tecnologia SOI; tensão mecânica; uniaxial.
Grande área: Engenharias
2000 - 2007
Graduação em Engenharia Elétrica.
Fundação Educacional Inaciana Padre Sabóia de Medeiros, FEI, Brasil.
Título: Monitoramento de Distração para Motoristas.
Orientador: Ricardo Germano Stolf.




Formação Complementar


2016 - 2016
Black Belt. (Carga horária: 48h).
R&L Associados, R&L, Brasil.
2016 - 2016
ISMAS - Information Security Management Advanced. (Carga horária: 20h).
Daryus Centro Educacional e Processamento de Dados, DARYUS, Brasil.
2015 - 2015
ISO 20000 Lead Auditor. (Carga horária: 40h).
Daryus Centro Educacional e Processamento de Dados, DARYUS, Brasil.
2015 - 2015
Green Belt. (Carga horária: 40h).
R & L Associados, R&L, Brasil.
2015 - 2015
ISO 27000 Lead Auditor PECB. (Carga horária: 40h).
Daryus Centro Educacional e Processamento de Dados, DARYUS, Brasil.
2007 - 2007
Elementos Gráficos em Java 2D e 3D. (Carga horária: 12h).
Fundação Educacional Inaciana Padre Sabóia de Medeiros, FEI, Brasil.


Atuação Profissional



Universidade de São Paulo, USP, Brasil.
Vínculo institucional

2010 - 2015
Vínculo: Livre, Enquadramento Funcional: Aluno de Pós-Graduação, Carga horária: 40, Regime: Dedicação exclusiva.


Fundação Educacional Inaciana Padre Sabóia de Medeiros, FEI, Brasil.
Vínculo institucional

2007 - 2010
Vínculo: Livre, Enquadramento Funcional: Aluno de pós-graduação, Carga horária: 40, Regime: Dedicação exclusiva.
Outras informações
Desenvolvimento de atividades de pesquisa


Instituto Federal de São Paulo, IFSP, Brasil.
Vínculo institucional

2016 - Atual
Vínculo: Servidor Público, Enquadramento Funcional: Docente, Carga horária: 40

Atividades

02/2017 - Atual
Extensão universitária , IFSP - Campus Bragança Paulista, .

Atividade de extensão realizada
Curso de Arduíno.
08/2016 - Atual
Pesquisa e desenvolvimento , IFSP - Campus Bragança Paulista, .

Linhas de pesquisa
Robótica
07/2016 - Atual
Ensino, Mecatrônica Industrial, Nível: Graduação

Disciplinas ministradas
Microcontroladores
Sistemas Microcontrolados
07/2016 - Atual
Ensino,

Disciplinas ministradas
Eletrônica Digital 1
Eletrônica Analógica
Microcontroladores
Eletrônica de Potência



Projetos de pesquisa


2014 - 2018
CARACTERIZAÇÃO ELÉTRICA, MODELAGEM E FABRICAÇÃO DE TRANSISTORES MOS NANOMÉTRICOS

Projeto certificado pelo(a) coordenador(a) Marcelo Antonio Pavanello em 30/04/2016.
Descrição: A crescente miniaturização dos dispositivos eletrônicos tem dificultado a utilização de transistores MOS planares em tecnologias com dimensões manométricas, devido à presença de efeitos de canal curto. Transistores MOS com múltiplas portas melhoram sensivelmente o controle das cargas na região de canal, reduzindo a ocorrência de tais efeitos. Portanto, estes dispositivos têm sido considerados bastante promissores para tecnologias futuras. Diversos transistores de múltiplas portas como os FinFETs de porta dupla ou tripla e os dispositivos de canal circundante e, têm ganhado bastante atenção da comunidade científica graças ao seu bom desempenho em aplicações digitais. Outra estrutura de múltiplas portas, desenvolvida recentemente, que tem apresentado resultados promissores é transistor MOS sem junção (junctionless), onde as regiões de fonte, dreno e canal são fabricadas com um mesmo tipo e concentração de dopantes, eliminando as junções PN. Neste projeto será realizada a caracterização elétrica, modelagem de transistores MOS manométricos de múltiplas portas. Será também realizada a fabricação de transistores MOS sem junção com dimensões nanométricas. Para o desenvolvimento do projeto serão utilizados FinFETs fabricados no IMEC, Bélgica, transistores MOS sem junção fabricados no Tyndall National Institute, Irlanda, além de dispositivos fabricados no Centro de Componentes Semicondutores da Universidade Estadual de Campinas. O projeto será desenvolvido a partir da colaboração de quatro instituições principais, o Centro Universitário da FEI, a Universidade Estadual de Campinas, a Universidade de São Paulo e o CINVESTAV, México..
Situação: Concluído; Natureza: Pesquisa.
Alunos envolvidos: Mestrado acadêmico: (2) Doutorado: (4) .
Integrantes: Márcio Alves Sodré de Souza - Integrante / Marcelo Antonio Pavanello - Coordenador / Rodrigo Trevisoli Doria - Integrante / Michelly de Souza - Integrante / Antonio Cerdeira - Integrante / Renan Trevisoli Doria - Integrante / Juliana Pinheiro Nemer - Integrante / Genaro Mariniello - Integrante / Magali Estrada del Cueto - Integrante / Denis Flandre - Integrante / Valeriya Kilchytska - Integrante / Bruna Cardoso Paz - Integrante / Thales Augusto Ribeiro - Integrante / Allan Roberto Molto - Integrante / Jean-Pierre Raskin - Integrante.Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Bolsa.
2014 - 2017
Modelagem de Transistores Nanométricos para Aplicações em Circuitos Analógicos

Projeto certificado pelo(a) coordenador(a) Marcelo Antonio Pavanello em 30/04/2016.
Descrição: Fomentar a estada do Prof. Antonio Cerdeira como Professor Visitante no Centro Universtiário da FEI, por períodos de um mes, ao longo dos três anos de duração do projeto. Durante o desenvolvimento do projeto e nas estadas do Prof. Cerdeira pretende-se estudar e modelar, por meio de caracterização elétrica e simulação bidimensional e tridimensional de dispositivos, variáveis importantes para a utilização de transistores SOI de múltiplas portas, como ruído e tempo de geração/recombinação, em circuitos analógicos. Realizar a síntese de Amplificadores Operacionais de Transcondutância e Amplificadores de Baixo Ruído para aplicações em circuitos analógicos , utilizando os modelos analíticos desenvolvidos pelo grupo do Prof. Cerdeira. Se pretende também desenvolver um modelo analítico contínuo para transistores MOS sem junção, permitindo a simulação de circuitos analógicos utilizando esta nova estrutura..
Situação: Concluído; Natureza: Pesquisa.
Alunos envolvidos: Mestrado acadêmico: (1) Doutorado: (4) .
Integrantes: Márcio Alves Sodré de Souza - Integrante / Marcelo Antonio Pavanello - Coordenador / Rodrigo Trevisoli Doria - Integrante / Michelly de Souza - Integrante / Antonio Cerdeira - Integrante / Renan Trevisoli Doria - Integrante / Juliana Pinheiro Nemer - Integrante / Genaro Mariniello - Integrante / Magali Estrada del Cueto - Integrante / Bruna Cardoso Paz - Integrante / Thales Augusto Ribeiro - Integrante.Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Auxílio financeiro.
2012 - Atual
Aplicação da Tecnologia SOI para Implementação de Dispositivos de Alto Desempenho e Ultra Baixa Potência (ULP) em função da Temperatura
Descrição: O escalamento da tecnologia CMOS permite obter maior densidade de integração, maior velocidade e menor consumo de potência. Esta redução de dimensões é acompanhada da redução da tensão de alimentação, para minimizar a potência dinâmica. Entretanto, a tensão de limiar também é reduzida, para garantir sobretensão suficiente para alta velocidade, resultando em um aumento exponencial da corrente de desligamento. Desta forma, um compromisso entre alto desempenho e baixa dissipação de potência estática deve ser estabelecido. Uma abordagem comum para atender a estes dois extremos é fabricar diferentes tipos de transistor no mesmo chip, incluindo dispositivos de alto desempenho e outros de menor corrente de fuga. A tecnologia Silício-sobre-Isolante é uma importante alternativa para sustentar a contínua redução das dimensões em tecnologia CMOS. Trabalhos da literatura demonstram o enorme potencial desta tecnologia para a obtenção de dispositivos e circuitos de alto desempenho, em aplicações digitais e analógicas. Adicionalmente, a menor inclinação de sublimiar de dispositivos SOI totalmente depletados promove a redução da corrente de desligamento, reduzindo a potência estática. Apesar das vantagens, transistores SOI apresentam reduzida tensão de ruptura de dreno, devido ao efeito de corpo flutuante, ativando o transistor bipolar parasitário associado ao MOSFET. Com o intuito de melhorar o desempenho analógico de transistores SOI, o transistor canal gradual foi proposto, com resultados relevantes demonstrados em nível de dispositivos e de circuitos. Transistores MOS de alto desempenho analógico também são obtidos utilizando a configuração self-cascode, na qual dois transistores são associados em série com portas curto-circuitadas. Com o objetivo de reduzir a corrente de desligamento, dispositivos SOI de ultra-baixa-potência foram propostos. Conectando-se de forma apropriada um par de transistores CMOS, diodos e transistores ULP podem ser obtidos..
Situação: Em andamento; Natureza: Pesquisa.
2011 - 2016
PROJETO E FABRICAÇÃO DE UMA TECNOLOGIA SOI CMOS DE CAMADA FINA PARA APLICAÇÕES DE BAIXA POTÊNCIA
Descrição: Atualmente, uma série de trabalhos reportados na literatura mundial apontam a tecnologia Silício-sobre-Isolante (Silicon-On-Insulator SOI) como uma importante substituta da tecnologia MOS convencional na fabricação de transistores com comprimento de canal reduzido, constituindo uma importante alternativa para sustentar a contínua redução das dimensões enfrentada pela tecnologia CMOS. A utilização da tecnologia SOI propicia melhorias tais como redução nas capacitâncias de junção e maior mobilidade dos portadores na região de canal, minimizando ou retardando para gerações tecnológicas mais complexas, a ocorrência de efeitos parasitários indesejáveis que afetem o desempenho do transistor MOS. Embora apresente diversas vantagens em comparação com a tecnologia CMOS convencional, e recentemente já seja adotada pelas principais indústrias de semicondutores do mundo para a implementação de circuitos integrados de grande densidade e complexidade, tais como microprocessadores e memórias, não existem em nosso país universidades ou indústrias que realizem a fabricação de dispositivos e circuitos em tecnologia SOI CMOS. A Faculdade de Engenharia Elétrica e de Computação da Universidade Estadual de Campinas FEEC-Unicamp, possui um programa de pós-graduação em Engenharia Elétrica avaliado com nota 7 pela CAPES na última avaiação trienal. Entre as competências deste programa, o grupo coordenado pelo Prof. José Alexandre Diniz no Centro de Componentes Semicondutores é especializado na microfabricação de dispositivos semicondutores e materiais para a fabricação de dispositivos eletrônicos avançados, como dielétricos ultra-finos e processos de porta metálica. O Departamento de Engenharia Elétrica do Centro Universitário da FEI possui um programa de pós-graduação em Engenharia Elétrica avaliado com nota 4 pela CAPES na última avaliação trienal. Entre as competências do programa, o grupo coordenado pelo Prof. Dr. Marcelo Antonio Pavanello é especializado no estudo de dispositivos..
Situação: Concluído; Natureza: Pesquisa.
Alunos envolvidos: Graduação: (2) / Mestrado acadêmico: (1) / Doutorado: (6) .
Integrantes: Márcio Alves Sodré de Souza - Integrante / Rorigo Trevisoli Dória - Integrante / Michelly de Souza - Integrante / Marcelo Antonio Pavanello - Coordenador / Renato Camargo Giacomini - Integrante / Renan Trevisoli Doria - Integrante / Juliana Pinheiro Nemer - Integrante / Salvador Pinillos Gimenez - Integrante / Ioshiaki Doi - Integrante / José Alexandre Diniz - Integrante / Paula Ghedini Der Agopian - Integrante / Leandro Tiago Manera - Integrante / Lucas Petersen Barbosa Lima - Integrante.Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Auxílio financeiro.
2011 - 2014
Estudo de Transistores Nanométricos para Aplicações em Circuitos Analógicos
Descrição: Neste projeto de cooperação internacional entre estaso Centro Universitário da FEI e o CINVESTAV se pretende congregar as competências dos dois grupos, buscando o estudo da aplicação de transistores de canal uniformemente dopado e gradual, com uma ou múltiplas portas de dimensões nanométricas, em circuitos analógicos. Para tal, variáveis importantes e ainda pouco exploradas ou inexploradas, como a linearidade, o ruído de baixa freqüência, o tempo de geração e recombinação, entre outras, serão estudadas por meio de simulações bidimensionais e tridimensionais e resultados experimentais..
Situação: Concluído; Natureza: Pesquisa.
Alunos envolvidos: Mestrado acadêmico: (1) Doutorado: (5) .
Integrantes: Márcio Alves Sodré de Souza - Integrante / Rorigo Trevisoli Dória - Integrante / Michelly de Souza - Integrante / Marcelo Antonio Pavanello - Coordenador / Renato Camargo Giacomini - Integrante / Antonio Cerdeira - Integrante / Renan Trevisoli Doria - Integrante / Esteban Contreras - Integrante / Joaquin Alvarado - Integrante / Joao Felipe Fernandes Coghi - Integrante / Juliana Pinheiro Nemer - Integrante / Genaro Mariniello - Integrante / Magali Estrada del Cueto - Integrante / Julio Cesar Tinoco - Integrante.Financiador(es): Consejo Nacional de Ciencia y Tecnología - Auxílio financeiro / Conselho Nacional de Desenvolvimento Científico e Tecnológico - Auxílio financeiro.
2007 - 2009
Operação de Transistores SOI em Ambientes Extremos de Temperatura
Descrição: A tecnologia Silício sobre Isolante (Silicon-On-Insulator - SOI) têm oferecido excelentes alternativas para a solução de problemas que ocorrem na tecnologia MOS convencional, quando operando em situações extremas de temperatura. Em altas temperaturas, a elevação das correntes de fuga das junções e a diminuição da tensão de limiar dos transistores constituem enormes problemas na tecnologia MOS convencional, restringindo severamente a sua faixa de temperaturas utilização. Já em temperaturas criogênicas, a menor inclinação de sublimiar e maior mobilidade dos portadores propiciadas pela tecnologia SOI, aliada à melhoria destas características promovida pela redução da temperatura, oferecem uma excelente possibilidade para circuitos com melhor desempenho do que na tecnologia MOS convencional. Neste projeto serão estudadas diversas arquiteturas de transistores SOI, desde a tradicional retangular até outras diferenciadas, como as com porta circular, trapezoidal e com canal gradual, em ambientes com temperatuas extremas, variando na faixa entre 80 K até 573 K. As principais características elétricas dos diversos transistores e a sua evolução com a variação de temperatura serão estudadas, por meio de simulação numérica bi e tridimensionais, além de medidas experimentais. As principais variáveis físicas que influenciam a ocorrência dos resultados simulados e medidos serão identificadas. Uma especial ênfase será dedicada a transistores com arquiteturas alternativas de canal, como o transistor com canal gradual e com canal circular. Os efeitos da redução das dimensões serão também estudados. Adicionalmente aos resultados de pesquisa, pretende-se contribuir com a formação de recursos humanos na área de microeletrônica, através da formação de alunos nos diversos níveis, desde Iniciação Científica até Mestrado e Doutorado em Engenharia Elétrica..
Situação: Em andamento; Natureza: Pesquisa.
Alunos envolvidos: Mestrado acadêmico: (5) Doutorado: (2) .
Integrantes: Márcio Alves Sodré de Souza - Integrante / Marcelo Antonio Pavanello - Coordenador / Marcello Bellodi - Integrante / Salvador Pinillos Gimenez - Integrante / Renato Camargo Giacomini - Integrante / Jose Maria da Silva Junior - Integrante / Rodrigo Trevisoli Doria - Integrante / Leandro Poloni Dantas - Integrante / Francisco Antonio Lunalvo Porfida Ferreira - Integrante / Michelly de Souza - Integrante.Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Auxílio financeiro.


Áreas de atuação


1.
Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Materiais Elétricos/Especialidade: Materiais e Componentes Semicondutores.
2.
Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Medidas Elétricas, Magnéticas e Eletrônicas; Instrumentação.


Idiomas


Inglês
Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.
Francês
Compreende Pouco, Fala Pouco, Lê Pouco, Escreve Pouco.
Espanhol
Compreende Bem, Fala Razoavelmente, Lê Bem, Escreve Pouco.


Prêmios e títulos


2017
Desafio Exsto - Projeto envolvendo o microcontrolador PIC18F4550 (orientador), Exsto Tecnologia.
2007
Ganhador da XXXII Elexpo - Exposição de Projetos de Formatura, Centro Universitário da FEI.


Produções



Produção bibliográfica
Artigos completos publicados em periódicos

1.
DORIA, Rodrigo Trevisoli2015DORIA, Rodrigo Trevisoli ; DE SOUZA, MÁRCIO ALVES SODRÉ ; MARTINO, João Antonio ; Simoen, Eddy ; CLAEYS, Cor ; PAVANELLO, MARCELO ANTONIO . In-depth low frequency noise evaluation of substrate rotation and strain engineering in n-type triple gate SOI FinFETs. Microelectronic Engineering, v. 147, p. 92-95, 2015.

Trabalhos completos publicados em anais de congressos
1.
de SOUZA, Márcio. A. S.; Dória, Rodrigo Trevisoli ; MARTINO, João Antonio ; Simoen, Eddy ; CLAEYS, Cor ; PAVANELLO, M. A. . Channel Length Influence on the Low-Frequency Noise of Strained 45º Rotated Triple Gate SOI nFinFETs. In: EuroSOI 2014 - Tenth Workshop of the Thematic Network on Silicon on Insulator, Technology, Devices and Circuits, 2014, Tarragona. EuroSOI 2014 - Conference Proceedings, 2014. v. 1.

2.
de SOUZA, Márcio. A. S.; DORIA, R. T. ; MARTINO, João Antonio ; Simoen, Eddy ; CLAEYS, Cor ; PAVANELLO, M. A. . Influence of 45 Substrate Rotation on the Analog Performance of Biaxially Strained-Silicon SOI MuGFETs. In: 223rd Electrochemical Society Meeting - Advanced Semiconductor-On-Insulator Technology and Related Physics 16, 2013, Toronto. ECS Transactions - Advanced Semiconductor-On-Insulator Technology and Related Physics 16, 2013. v. 53. p. 161-167.

3.
de SOUZA, Márcio. A. S.; DORIA, R. T. ; Simoen, Eddy ; MARTINO, João Antonio ; CLAEYS, Cor ; PAVANELLO, M. A. . Influence of Substrate Rotation on the Low Frequency Noise of Strained Triple-Gate MuGFETs. In: IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference, 2013, Monterey. IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference Proceedings. Piscataway, NJ: IEEE, 2013.

4.
de SOUZA, Márcio. A. S.; PAVANELLO, M. A. . Biaxial Mechanical Stress Analysis on the Low-Frequency Noise in FD SOI nMOSFET's. In: VII Workshop on Semiconductors and Micro & Nano Technology, 2012, São Bernardo do Campo. Proceedings of the VII Workshop on Semiconductors and Micro & Nano Technology, 2012. v. 1. p. 83-84.

5.
de SOUZA, Márcio. A. S.; Dória, Rodrigo Trevisoli ; Simoen, Eddy ; CLAEYS, Cor ; PAVANELLO, M. A. . Uniaxial Mechanical Stress Influence on the Low Frequency Noise in FD SOI nMOSFETs Operating in Saturation. In: 8th International Caribbean Conference on Devices, Circuts and Systems (ICCDCS), 2012, Playa del Carmen. ICCDCS 2012 - Conference Proceedings. Piscataway, NJ: IEEE, 2012. v. 1. p. 1-4.

6.
de SOUZA, Márcio. A. S.; DORIA, Rodrigo Trevisoli ; de SOUZA, Michelly ; MARTINO, João Antonio ; PAVANELLO, Marcelo A. . Comparative Study of Biaxial and Uniaxial Mechanical Stress Influence on the Low Frequency Noise of Fully Depleted SOI nMOSFETs Operating in Triode and Saturation Regime. In: 27th Symposium on Microelectronics Technology and Devices - SBMicro2012, 2012, Brasília. ECS Transactions - Microelectronics Technology and Devices - SBMicro2012. Pennington, NJ: The Electrochemical Society, 2012. v. 49. p. 77-83.

7.
de SOUZA, Márcio. A. S.; Souza, Felipe Neves ; SOUZA, M. ; PAVANELLO, M. A. . Comparison between SOI nMOSFET s under uniaxial and biaxial mechanical stress in analog applications. In: 26th Symposium on Microelectronics Technology and Devices - SBMicro 2011, 2011, João Pessoa. ECS Transactions - Microelectronics Technology and Devices - SBMicro2011. Pennington, NJ: The Electrochemical Society, 2011. v. 39. p. 37-44.

8.
de SOUZA, Márcio. A. S.; PAVANELLO, M. A. . TCAD simulation of temperature influence in FD SOI MOSFET under uniaxial mechanical stress. In: Ninth International Workshop on Low Temperature Electronics (WOLTE9), 2010, Guarujá. Proceedings of the Ninth International Workshop on Low Temperature Electronics, 2010. v. 1. p. 109-112.

9.
CELIBERTO JUNIOR, L. A. ; Noal, Renato ; LEANDRO, Caroline ; GOCHI, Nivea dos S. ; PREZOTO, Eduardo M. ; MERCER, Frederico. F. F. ; ROCHA, Juliano T. ; de SOUZA, Márcio. A. S. ; Marcos W. P. ; SATOMI, Ronaldo K. ; TONIDANDEL, Flávio . Equipe LEGO-1 do Centro Universitário da FEI. In: XXIV Congresso da Sociedade Brasileira de Computação, 2004, Salvador. Anais do XXIV Congresso da Sociedade Brasileira de Computação, 2004. v. 1. p. 2059-2060.

10.
CELIBERTO JUNIOR, L. A. ; Noal, Renato ; LEANDRO, Caroline ; GOCHI, Nivea dos S. ; PREZOTO, Eduardo M. ; MERCER, Frederico. F. F. ; ROCHA, Juliano T. ; de SOUZA, Márcio. A. S. ; Marcos W. P. ; SATOMI, Ronaldo K. ; TONIDANDEL, Flávio . Equipe LEGO-2 do Centro Universitário da FEI. In: XXIV Congresso da Sociedade Brasileira de Computação, 2004, Salvador. Anais do XXIV Congresso da Sociedade Brasileira de Computação, 2004. v. 1. p. 2061-2062.

Resumos publicados em anais de congressos
1.
de SOUZA, Márcio. A. S.; PAVANELLO, M. A. . Transconductance Enhancement of Uniaxially Strained Fully Depleted SOI nMOSFETs at Low Temperature. In: V SEMINATEC - Workshop on Semiconductors and Micro & Nano Technology, 2009, Campinas. V SEMINATEC - Workshop on Semiconductors and Micro & Nano Technology, 2009. p. 36-36.



Bancas



Participação em bancas de trabalhos de conclusão
Trabalhos de conclusão de curso de graduação
1.
de SOUZA, Márcio. A. S.; MENDES, L. G.; PACHECO, S. R.. Participação em banca de Maicon Samuel Lopes.Desenvolvimento de um Sistema Supervisório para Medição de Energia Elétrica Trifásica Equilibrada. 2018. Trabalho de Conclusão de Curso (Graduação em Tecnologia em Mecatrônica Industrial) - Instituto Federal de São Paulo Campus Bragança Paulista.

2.
de SOUZA, Márcio. A. S.; DUARTE, C. R.; CANDIDO, A. S.. Participação em banca de Pedro Luís Calheiros da Silva.SISTEMA DE CONTROLE PARA ROBÔ REMOTO DE MEDIÇÃO. 2017. Trabalho de Conclusão de Curso (Graduação em Tecnologia em Mecatrônica Industrial) - Instituto Federal de São Paulo Campus Bragança Paulista.




Eventos



Participação em eventos, congressos, exposições e feiras
1.
EuroSOI 2014 - Tenth Workshop of the Thematic Network on Silicon on Insulator, Technology, Devices and Circuits. Channel Length Influence on the Low-Frequency Noise of Strained 45º Rotated Triple Gate SOI nFinFETs. 2014. (Congresso).

2.
28th Symposium on Microelectronics Technology and Devices - SBMicro 2013. 2013. (Congresso).

3.
IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference. Influence of Substrate Rotation on the Low Frequency Noise of Strained Triple-Gate MuGFETs. 2013. (Congresso).

4.
27th Symposium on Microelectronics Technology and Devices - SBMicro2012. Comparative Study of Biaxial and Uniaxial Mechanical Stress Influence on the Low Frequency Noise of Fully Depleted SOI nMOSFETs Operating in Triode and Saturation Regime. 2012. (Congresso).

5.
8th International Caribbean Conference on Devices, Circuts and Systems (ICCDCS). Uniaxial Mechanical Stress Influence on the Low Frequency Noise in FD SOI nMOSFETs Operating in Saturation. 2012. (Congresso).

6.
VII Workshop on Semiconductors and Micro & Nano Technology.Biaxial Mechanical Stress Analysis on the Low-Frequency Noise in FD SOI nMOSFET's. 2012. (Outra).

7.
26th Symposium on Microelectronics Technology and Devices - SBMicro 2011. Comparison between SOI nMOSFET s under uniaxial and biaxial mechanical stress in analog applications. 2011. (Congresso).

8.
VII SEMINATEC - Workshop on Semiconductors and Micro & Nano Technology. 2011. (Seminário).

9.
25th Symposium on Microelectronics Technology and Devices - SBMicro 2010. 2010. (Congresso).

10.
WOLTE 9 - Ninth International Workshop on Low Temperature Electronics. TCAD simulation of temperature influence in FD SOI MOSFET under uniaxial mechanical stress. 2010. (Congresso).

11.
V SEMINATEC - Workshop on Semiconductors and Micro & Nano Technology: Transconductance Enhancement of Uniaxially Strained Fully Depleted SOI nMOSFETs at Low Temperature. 2009. (Seminário).

12.
IV SEMINATEC - Workshop on Semiconductors and Micro & Nano Technology. 2008. (Seminário).

13.
XXIV Congresso da Sociedade Brasileira da Computação. 2004. (Congresso).



Orientações



Orientações e supervisões em andamento
Monografias de conclusão de curso de aperfeiçoamento/especialização
1.
João Gabriel Praça Silva. Implantação do Sistema de Gestão de Ativos para a Gerência de Tecnologia da Informação. Início: 2017. Monografia (Aperfeiçoamento/Especialização em Especialização em Gestão de Ativos) - Fundação Gorceix. (Orientador).




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